為提升數字信號處理電路的性能，對16位傳統條件進位加法器(conditionalcarryselectadder，CCS)的邏輯層布爾函數提出一種改進方案。使用Verilog語言和Synopsys對16位改進型和傳統型條件進位加法器進行仿真分析。結果表明：該方案能在加法器功耗下降的同時實現關鍵路徑延遲的明顯降低，性能明顯優于傳統加法器。

　　關鍵詞：布爾函數；16位加法器；條件進位加法器

　　隨著對數字信號處理能力要求的不斷提高，設計一個高性能高靈活性的加法器顯得尤為重要。在信號處理的各項運算操作中，加法是最常用的運算操作[1]；因此，對加法器的優化是提升計算性能的主要途徑。加法器的性能優化主要有降低功耗、提升運算速度(降低延遲)2個方向。針對二者的優化可以在邏輯層或者電路層上進行：電路層的優化著眼于改變晶體管的尺寸以及電路的拓撲連接，側重于功耗的降低[2-3]；邏輯層的優化著眼于重新安排布爾方程以得到一個快速低延遲的進位鏈，側重于延遲的降低[4]。加法器的功耗和延遲性能總是呈現負相關影響，因此，對加法器的性能評價主要從功耗、延遲和功耗延遲積(PDP)3個方面進行。筆者主要對加法器邏輯層進行優化，在對傳統條件進位加法器進行研究的基礎上，提出對進位鏈的優化改進方案，最終實現加法器在功耗小幅下降的同時，延遲顯著降低。

　　1傳統條件進位加法器邏輯分析

　　如圖1所示，傳統的16位CCS加法器由4個電路結構完全相同的4位加法器連接而成[5]，即44位的加法器。在此針對4位加法器結構分析即可，不再對16位CCS加法器結構贅述。4位CCS加法器的電路如圖2所示。加法器邏輯可以分為“進位輸出”與“和輸出”2個邏輯部分。對于傳統CCS而言，因其與輸出和進位輸出電路結構幾乎一樣，所以對它的優化關鍵在于對進位電路的改進。根據圖2，可得到4位傳統條件進位加法器進位電路算法如下：對于和輸出信號Si有同進位信號Ci基本相同的結論，區別只不過是把式(1)—(8)中Gi換成iiXY，Ri換成iiXY即可，在此不再詳述。

　　2改進型條件進位加法器邏輯層優化設計

　　加法器的優化主要針對邏輯層和電路層：邏輯層優化，主要對加法器布爾函數重組，可達到減少邏輯門延遲，支持可重構的優化效果；電路層優化，主要對各門電路進行結構改進，以達到減少晶體管數目、降低靜態功耗的優化效果[6]。筆者主要針對傳統條件進位加法器的邏輯層優化。同樣，和進位電路的結構采用同步選擇、同步計算的方法，可使加法器省去異或門邏輯延遲，使關鍵路徑縮減至少2個傳輸門的延遲。綜上所述，可得到優化改進后的8位CCS的電路結構如圖3所示。如圖4所示，16位改進型CCS電路即是2個8位CCS組合。可以看到：傳統CCS進位結構的關鍵路徑C0～C3有5個邏輯門延遲，且進位每增加4位，邏輯門延遲將增加1，即對于16位加法器而言，其關鍵路徑C0～C15有8個邏輯門延遲。通過優化以后，關鍵路徑C0～C7有6個邏輯門延遲，且進位每增加8位，邏輯門延遲增加1，即對于16位加法器而言，其關鍵路徑C0～C15有6個邏輯門延遲。相比之下，16位的改進型CCS比傳統的CCS在進位上節省了2個邏輯門延遲，當進行加法器擴展時，改進型隨進位位數增高邏輯門延遲的增加為傳統型的50%。另外，改進型的加法器電路結構規則，采用模塊化堆疊設計，布線比較簡單，有利于版圖的規則化。綜上所述：改進型的加法器雖然結構更為復雜(可能導致功耗增加)，但是其延遲性能和應用的靈活性從理論上都顯著高于傳統型的加法器。

　　3仿真結果

　　對加法器的延遲、功耗進行仿真，使用Verilog語言和Synopsys對上述16位改進型和傳統型條件進位加法器進行描述和綜合，仿真軟件采用業界普遍使用的HSPICE，仿真庫采用hv016_v0p2.lib。從圖3和圖4可以看出，16位改進型條件進位加法器的關鍵路徑為第一級進位輸入到最后一級和輸出。給進位輸入一個脈沖信號可以測出關鍵路徑延遲，仿真結果如圖5所示。結果表明，改進型的加法器關鍵路徑延遲為0.8ns。況下(實際上略微下降)，實現了延遲時間顯著降低，綜合性能PDP改善達70.7%，即改進型加法器比傳統型加法器性能有明顯提升。

　　4結束語

　　該款加法器可應用到高性能DSP處理器，可以滿足DSP運算的靈活性和高性能，并且具有較小的功耗。同時，該款加法器也適合多媒體、圖形處理等專用處理器的應用。此外，該16位加法器可以通過級聯的方式構成更大字長的加法器，如32位或者64位條件進位選擇加法器。通過在HSPICE中的仿真，該加法器的關鍵路徑延遲為0.8ns，如果采用動態邏輯，該加法器將有更高的性能。

　　作者：李彥平 王文俊